Проектирование дешифраторов и шифраторов. Программа для рисования схем дешифратора


Моделирование работы дешифраторов в программе Electronics WorkBench

Министерство образования Республики Беларусь

Учреждение   образования

“Гомельский государственный университетим. Ф. Скорины”

Физический факультет

Кафедра общей физики

Отчет о лабораторной работе

«Моделирование работы дешифраторов

в программе Electronics WorkBench»

Выполнил:

студент группы ФТТ - 42

                                 Гордунов Д.С.

Проверил:

                                  Грищенко В.В.

Гомель 2013

Задание №1. Собрать схему дешифратора из двоичного кода в восьмеричный код, используя логические схемы " И ", заполнить таблицу истинности.

ост

А

В

С

X0

X1

X2

X3

X4

X5

X6

X7

Функция

0

0

0

0

1

0

0

0

0

0

0

0

Х0 =

1

0

0

1

0

1

0

0

0

0

0

0

Х1 =

2

0

1

0

0

0

1

0

0

0

0

0

Х2 =

3

0

1

1

0

0

0

1

0

0

0

0

Х3 =

4

1

0

0

0

0

0

0

1

0

0

0

Х4 =

5

1

0

1

0

0

0

0

0

1

0

0

Х5 =

6

1

1

0

0

0

0

0

0

0

1

0

Х6 =

7

1

1

1

0

0

0

0

0

0

0

1

Х7 =

Задание №2. Собрать схему дешифратора из двоичного в восьмеричный код, используя схемы " ИЛИ-НЕ ", и заполнить таблицу истинности.

ост

А

В

С

X0

X1

X2

X3

X4

X5

X6

X7

Функция

0

0

0

0

1

0

0

0

0

0

0

0

Х0 =

1

0

0

1

0

1

0

0

0

0

0

0

Х1 =

2

0

1

0

0

0

1

0

0

0

0

0

Х2 =

3

0

1

1

0

0

0

1

0

0

0

0

Х3 =

4

1

0

0

0

0

0

0

1

0

0

0

Х4 =

5

1

0

1

0

0

0

0

0

1

0

0

Х5 =

6

1

1

0

0

0

0

0

0

0

1

0

Х6 =

7

1

1

1

0

0

0

0

0

0

0

1

Х7 =

Задание №3. Собрать дешифратор без стробирования, подать на входы сигналы с выходов счетчика (в качестве триггеров использовать JK-тригеры в библиотеке элементов (JK Flip-Flop with Active High Asynch Inputs)). На функциональном генераторе выставить импульсный режим, частота 10 МГц, амплитуда 10В.

Величина возникающей помехи во временной диаграмме составляет 10 (нс).

При рассмотрении свойств J-K-триггера была определена строка, которая содержит заданное время задержки срабатывания устройства. Оно составляет порядка 110-8 (с) = 10 (нс).

A1

A0

F3

F2

F1

F0

0

0

0

0

0

1

0

1

0

0

1

0

1

0

0

1

0

0

1

1

1

0

0

0

Задание №4. Собрать дешифратор со стробированием.

Таблица истинности.

A0

A1

F0

F1

F2

F3

0

0

1

0

0

0

1

0

0

1

0

0

0

1

0

0

1

0

1

1

0

0

0

1

Изменяя время задержки на логических элементах, мне удалось установить необходимое время задержки для устранения помех сигнала на выходе дешифратора, данное значение составило 100 (нс). Представленная ниже временная диаграмма является непосредственно тому подтверждением:

Задание №5. Собрать схему двухвходового дешифратора на базе микросхемы К555ИД4 (74155).

Таблица истинности.

A0

A1

1Y0

1Y1

1Y2

1Y3

2Y0

2Y1

2Y2

2Y3

0

0

0

1

1

1

0

1

1

1

1

0

1

0

1

1

1

0

1

1

0

1

1

1

0

1

1

1

0

1

1

1

1

1

1

0

1

1

1

0

Задание №5.1. Собрать схему трехвходового дешифратора на основе микросхемы К555ИД4 (74155).

Таблица истинности.

A2

A1

A0

1Y0

1Y1

1Y2

1Y3

2Y0

2Y1

2Y2

2Y3

0

0

0

1

1

1

1

0

1

1

1

0

0

1

1

1

1

1

1

0

1

1

0

1

0

1

1

1

1

1

1

0

1

0

1

1

1

1

1

1

1

1

1

0

1

0

0

0

1

1

1

1

1

1

1

1

0

1

1

0

1

1

1

1

1

1

1

1

0

1

1

0

1

1

1

1

1

1

1

1

1

1

1

0

1

1

1

1

Задание №6. Исследовать работу дешифратора ИМС 533ИД7 (74138).

vunivere.ru

Исследование комбинационных схем | Лаборатория Электронных Средств Обучения (ЛЭСО) СибГУТИ

Лаборатория с удаленным доступом. ПЛИСЛабораторная работа выполняется с помощью учебного лабораторного стенда LESO2.

1 Цель работы

Целью работы является изучение принципов действия комбинационных схем: дешифратора, шифратора, преобразователя кода для семисегментного индикатора, мультиплексора, сумматора.

2 Краткие теоретические сведения

2.1 Дешифратор (декодер)

Дешифратор (декодер) служит для преобразования n-разрядного позиционного двоичного кода в единичный выходной сигнал на одном из 2n выходов. При каждой входной комбинации сигналов на одном из выходов появляется 1. Таким образом, по единичному сигналу на одном из выходов можно судить о входной кодовой комбинации. Таблица истинности для декодера с двумя входами изображена в таблице 2.1.

Таблица 2.1 – Таблица истинности двухразрядного дешифратора

x1 x2 y0 y1 y2 y3
0 0 1 0 0 0
0 1 0 1 0 0
1 0 0 0 1 0
1 1 0 0 0 1

Для построения схемы декодера по таблице истинности воспользуемся методикой, изложенной в лабораторной работе №1, выполняемой на стенде LESO2. Например, устройство должно иметь 4 выхода. Для каждого выхода записываем логическое выражение. На основе СДНФ:

y0 = x1·x2

y1 = x1·x2

y2 = x1·x2

y3 = x1·x2

По этой системе выражений несложно построить схему требуемого дешифратора (рисунок 2.1).

Схема дешифратора Рисунок 2.1 – Схема дешифратора

Условное графическое обозначение такого дешифратора изображено на рисунке 2.2.

Условное графическое обозначение дешифратора Рисунок 2.2 – Условное графическое обозначение дешифратора

2.2 Шифратор (кодер)

Шифратор выполняет функцию, обратную декодеру (дешифратору), то есть преобразует непозиционный (унитарный) двоичный 2n разрядный код в n разрядный позиционный код. При подаче на один из входов единичного сигнала на выходе формируется соответствующий двоичный код. Составим таблицу истинности шифратора при n = 2.

Таблица 2.2 – Таблица истинности шифратора при n = 2

x1 x2 x3 x4 y1 y0
1 0 0 0 0 0
0 1 0 0 0 1
0 0 1 0 1 0
0 0 0 1 1 1

Синтезируем шифратор. Для этого запишем систему его собственных функций:

y1 = x1 · x2 · x3 · x4 + x1 · x2 · x3 ·x4

y0 = x1 · x2 · x3 · x4 + x1 · x2 · x3 ·x4

Схема шифратора Рисунок 2.3 – Схема шифратора   Условное графическое обозначение шифратора Рисунок 2.4 – Условное графическое обозначение шифратора

2.3 Преобразователь кода для семисегментного индикатора

Наиболее широко преобразователи кодов известны применительно к цифровым индикаторам. Например, преобразователь 4-х разрядного позиционного двоичного кода в десятичные цифры. Имеется семи сегментный индикатор и с его помощью требуется высветить десять цифр.

Семи сегментный индикатор 5,7KБ Рисунок 2.5 – Семи сегментный индикатор

Очевидно, что двоичный код должен иметь не менее 4 - х разрядов (2^4 = 16, что больше 10). Составим таблицу истинности работы такого преобразователя.

Таблица 2.3 – Таблица истинности преобразователя

Цифра Двоичный код 8-4-2-1 a б в г д е ж
0 0 0 0 0 1 1 1 1 1 1 0
1 0 0 0 1 0 1 1 0 0 0 0
2 0 0 1 0 1 1 0 1 1 0 1
3 0 0 1 1 1 1 1 1 0 0 1
4 0 1 0 0 0 1 1 0 0 1 1
5 0 1 0 1 1 0 1 1 0 1 1
6 0 1 1 0 1 0 1 1 1 1 1
7 0 1 1 1 1 1 1 0 0 0 0
8 1 0 0 0 1 1 1 1 1 1 1
9 1 0 0 1 1 1 1 1 0 1 1

По ТИ несложно составить систему собственных функций для всех выходов, т.е. СДНФ, минимизировать её и составить принципиальную схему.

Условное графическое обозначение преобразователя кода 2,7KБ Рисунок 2.6 – Условное графическое обозначение преобразователя кода

2.4 Мультиплексор

Мультиплексор – устройство, которое позволяет коммутировать один из 2^n информационных входов X на один выход Y под действием n управляющих (адресных) сигналов. На рисунке. 2.7 изображена упрощенная функциональная схема мультиплексора на идеализированных электронных ключах.

Схема мультиплексора на идеализированных электронных ключах 2,7KБ Рисунок 2.7 – Схема мультиплексора на идеализированных электронных ключах

В цифровых схемах требуется управлять ключами при помощи логических уровней. Поэтому желательно подобрать устройство, которое могло бы выполнять функции электронного ключа с управлением цифровым сигналом. Попробуем «заставить» работать в качестве электронного ключа уже знакомые нам логические элементы. Рассмотрим ТИ логического элемента «И». При этом один из входов логического элемента «И» будем рассматривать как информационный вход электронного ключа, а другой вход – как управляющий. Так как оба входа логического элемента «И» эквивалентны, то не важно какой из них будет управляющим входом. Пусть вход X будет управляющим, а Y – информационным. Для простоты рассуждений, разделим ТИ на две части в зависимости от уровня логического сигнала на управляющем входе X.

Таблица 2.4 – Таблица истинности

y x Out
00 01 00
11 01 01

По таблице истинности отчётливо видно, что если на управляющий вход X подан нулевой логический уровень, сигнал, поданный на вход Y, на выход Out не проходит. При подаче на управляющий вход X логической единицы, сигнал, поступающий на вход Y, появляется на выходе Out. Это означает, что логический элемент «И» можно использовать в качестве электронного ключа. При этом не важно, какой из входов элемента "И" будет использоваться в качестве управляющего входа, а какой – в качестве информационного. Остается только объединить выходы элементов «И» на один общий выход. Это делается при помощи логического элемента «ИЛИ» точно так же как и при построении схемы по произвольной таблице истинности. Получившийся вариант схемы коммутатора с управлением логическими уровнями приведён на рисунке 2.8.

Принципиальная схема мультиплексора, выполненная на логических элементах 3,8KБ Рисунок 2.8 – Принципиальная схема мультиплексора, выполненная на логических элементах

В схемах, приведенных на рисунках 2.7 и 2.8, можно одновременно включать несколько входов на один выход. Однако обычно это приводит к непредсказуемым последствиям. Кроме того, для управления таким коммутатором требуется много входов, поэтому в состав мультиплексора обычно включают двоичный дешифратор, как показано на рисунке 2.9. Такая схема позволяет управлять переключением информационных входов мультиплексора при помощи двоичных кодов, подаваемых на его управляющие входы. Количество информационных входов в таких схемах выбирают кратным степени числа два.

Принципиальная схема мультиплексора, управляемого двоичным кодом 3,8KБ Рисунок 2.9 – Принципиальная схема мультиплексора, управляемого двоичным кодом

Условное графическое обозначение 4–х входового мультиплексора с управлением двоичным кодом приведено на рисунке 2.10. Входы A0 и A1 являются управляющими входами мультиплексора, определяющими адрес информационного входного сигнала, который будет соединён с выходным выводом мультиплексора Y. Информационные входные сигналы обозначены: X0, X1, X2 и X3.

Условное графическое обозначение 4-х входового мультиплексора 3,5KБ Рисунок 2.10 – Условное графическое обозначение 4-х входового мультиплексора

В условном графическом обозначении названия информационных входов A, B, C и D заменены названиями X0, X1, X2 и X3, а название выхода Out заменено на название Y. Такое обозначение входов и выходов мультиплексора более распространено в отечественной литературе. Адресные входы обозначены как A0 и A1.

Об особенностях реализации мультиплесоров на языке Verilog можно почитать в статье:Архитектура ПЛИС. Часть 2. Мультиплексор

2.5 Сумматор

Сумматор – узел компьютера, предназначенный для сложения двоичных чисел. Построение двоичных сумматоров обычно начинается с сумматора по модулю 2.

Сумматор по модулю 2

Схема сумматора по модулю 2 совпадает со схемой исключающее «ИЛИ».

Таблица 2.5 – Таблица истинности сумматора по модулю 2

x1 x2 y
0 0 0
0 1 1
1 0 1
1 1 0

Логическое выражение, описывающее сумматор по модулю 2:

y = x1 · x2 + x1 · x2

Условное графическое обозначение сумматора по модулю 2 1KБ Рисунок 2.11 – Условное графическое обозначение сумматора по модулю 2

На основе логического уравнения, описывающего этот элемент можно синтезировать схему:

Схема сумматора по модулю 2 4,6KБ Рисунок 2.12 – Схема сумматора по модулю 2

Сумматор по модулю 2 выполняет суммирование без учёта переноса. В обычном двоичном сумматоре требуется учитывать перенос, поэтому требуются схемы, позволяющие формировать перенос в следующий двоичный разряд. Таблица истинности такой схемы, называемой полусумматором, приведена в таблице 2.6.

Таблица 2.6 – Таблица истинности полусумматора

A B S P0
0 0 0 0
0 1 1 0
1 0 1 0
1 1 0 1

Здесь A и B – слагаемые;S – сумма;P0 – перенос в старший разряд (выход переноса Pout).Запишем систему собственных функций для полусумматора:

S = A · B + A · BP0 = A · B

Принципиальная схема, реализующая таблицу истинности полусумматора 5,6KБ Рисунок 2.13 – Принципиальная схема, реализующая таблицу истинности полусумматора   Изображение полусумматора на схемах 2,2KБ Рисунок 2.14 – Изображение полусумматора на схемах

Полный сумматор.

Схема полусумматора формирует перенос в старший разряд, но не может учитывать перенос из младшего разряда. При сложении многоразрядных двоичных чисел необходимо складывать три цифры в каждом разряде – 2 слагаемых и единицу переноса из предыдущего разряда PI.

Таблица 2.7 – Таблица истинности полного сумматора

PI A B S PO
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1

 PI – вход 1 переноса из предыдущего разряда,PO – выход 1 переноса в старший разряд.

На основании таблицы истинности запишем систему собственных функций для каждого выхода:

S = A · B · PI + A · B · PI + A · B · PI + A · B · PI

PO = A · B · PI + A · B · PI + A · B · PI + A · B · PI

В результате получим схему полного сумматора (рисунок 2.15).

Принципиальная схема, реализующая таблицу истинности полного двоичного одноразрядного сумматора 12KБ Рисунок 2.15 – Принципиальная схема, реализующая таблицу истинности полного двоичного одноразрядного сумматора   Изображение полного двоичного одноразрядного сумматора на схемах 2,4KБ

Рисунок 2.16 – Изображение полного двоичного одноразрядного сумматора на схемах

3 Задание к работе

3.1 Исследовать принцип работы дешифратора 2 x 4

Сконфигурировать ПЛИС в соответствии с рисунком 3.1. Подключить к входам X0 и X1 переключатели S7 и S8, а к выходам Y0, Y1, Y2, Y3 светодиодные индикаторы LED5, LED6, LED7, LED8. Для этого подключить входы и выходы дешифратора к соответствующим ножкам ПЛИС.

Схема дешифратора 11KБ Рисунок 3.1 – Схема дешифратора

Подавая все возможные комбинации логических уровней на входы X0, X1 с помощью ключей S7, S8 и наблюдая за состояниями светодиодных индикаторов LED5, LED6, LED7, LED8, заполните таблицу истинности дешифратора.

Таблица 3.1 – Таблица дешифратора

x1 x2 y0 y1 y2 y3
0 0        
0 1        
1 0        
1 1        

3.2 Исследовать принцип работы шифратора 4x2Сконфигурировать ПЛИС в соответствии с рисунком 3.2.

Схема шифратора 4x2 15KБ Рисунок 3.2 – Схема шифратора 4x2

Подключить к входам X1, X2, X3, X4 переключатели S8, S7, S6, S5, а к выходам Y0, Y1 светодиодные индикаторы LED8, LED7. Для этого подключить входы и выходы дешифратора к соответствующим ножкам ПЛИС. Подавая все возможные комбинации логических уровней на входы X1, X2, X3, X4 с помощью ключей S8, S7, S6, S5 и наблюдая за состояниями светодиодных индикаторов LED7, LED8, заполните таблицу истинности шифратора.

Таблица 3.2 – Таблица истинности шифратора

x1 x2 x3 x4 y1 y0
1 0 0 0    
0 1 0 0    
0 0 1 0    
0 0 0 1    

3.3 Исследовать работу преобразователя кода для семисегментного индикатора.

Составить таблицу истинности преобразователя кода (таблица. 3.3).Собрать схему, изображенную на рисунке 3.3.

Таблица 3.3 – Таблица истинности преобразователя

x3 x2 x1 x0 A B C D E F G
0 0 0 0              
0 0 0 1              
0 0 1 0              
0 0 1 1              
0 1 0 0              
0 1 0 1              
0 1 1 0              
0 1 1 1              
1 0 0 0              
1 0 0 1              
  Схема преобразователя кода для семисегментного индикатора 12KБ Рисунок 3.3 – Схема преобразователя кода для семисегментного индикатора

Подавая с помощью ключей S8, S7, S6, S5 различные кодовые комбинации на входы X0, X1, X2, X3 определить цифры, высвечиваемые на индикаторе. По результатам эксперимента заполнить таблицу 3.4.

Таблица 3.4 – Таблица, описывающая работу преобразователя кода для семисегментного индикатора

x3 x2 x1 x0 Показание индикатора
0 0 0 0  
0 0 0 1  
0 0 1 0  
0 0 1 1  
0 1 0 0  
0 1 0 1  
0 1 1 0  
0 1 1 1  
1 0 0 0  
1 0 0 1  

3.4 Исследовать работу мультиплексора 4x1

Сконфигурировать ПЛИС в соответствии с рисунком 3.4.

Схема мультиплексора 4x1 12KБ Рисунок 3.4 – Схема мультиплексора 4x1

Поочередно устанавливая все возможные кодовые комбинации на адресных входах A и B, определите номера коммутируемых каналов. Номер коммутируемого канала определяется путем поочерёдного подключения к входам X0, X2, X3, X4 уровня логической единицы и наблюдения за выходом Y. Заполните таблицу 3.5.

Таблица 3.5 – Таблица, описывающая работу мультиплексора

B A Номер коммутируемого канала
0 0  
0 1  
1 0  
1 1  

3.5 Исследовать схему сумматора

Сконфигурировать ПЛИС в соответствии с рисунком 3.5. Здесь Pin, Pout соответственно вход и выход единицы переноса, A и B – слагаемые, S – сумма.

Схема сумматора 12KБ Рисунок 3.5 – Схема сумматора

Заполнить таблицу истинности сумматора (таблица 3.6).

Таблица 2.7 – Таблица истинности полного сумматора

Pin B A Pout
0 0 0  
0 0 1  
0 1 0  
0 1 1  
1 0 0  
1 0 1  
1 1 0  
1 1 1  

 

4 Содержание отчета

  1. Цель работы.
  2. Схемы исследования дешифратора, шифратора, преобразователя кода для семисегментного индикатора, мультиплексора, сумматора.
  3. Таблицы истинности для каждой схемы.
  4. Выводы по каждому заданию.

5 Контрольные вопросы

  1. Принцип работы дешифратора?
  2. Как синтезировать дешифратор с произвольной разрядностью?
  3. Как работает шифратор?
  4. Изобразите таблицу истинности шифратора.
  5. Как работает преобразователь кода для семисегментного индикатора?
  6. Как устроен семи сегментный индикатор?
  7. Как работает мультиплексор?
  8. Как в лабораторной работе проводилось исследование мультиплексора?
  9. Как работает сумматор?
  10. Изобразите таблицу истинности шифратора.
  11. Что такое единица переноса?

www.labfor.ru

Проектирование дешифраторов и шифраторов

Дешифраторы и шифраторы по существу принадлежат к числу преобразователей кодов. С принятием шифрации связано представление о сжатии данных, с понятием деширации-обратное преобразование.

Комбинационная схема, преобразующая поступающий на входы код в сигнал только на одном из ее выходов, называется дешифратором.

В условных обозначениях дешифраторов и шифраторов используются буквы DC и CD (от слов decoder и coder соответственно).

Если количество двоичных разрядов дешифруемого кода обозначить через n то число выходов дешифратора должно быть 2^n.Так как с помощью n-разрядного двоичного кода можно отобразить 2^n кодовых комбинаций, число выходов полного дешифратора равна 2^n. Таким образом, дешифратор содержит число выходов, равное числу комбинаций входных переменных, например, число входов равно 3, то число выходов равно 2**3=8.

Если часть входных наборов не используется, то дешифратор называют неполным и у него Nвых<2^n. В ЭВМ с помощью дешифраторов осуществляется выборка необходимых ячеек запоминающих устройств, расшифровка кодов операций с выдачей соответствующих управляющих сигналов и т.д.

Если входные переменные представить как двоичную систему запись чисел, то логическая единица формируется в том выходе, номер которого соответствует десятичной записи того же числа. Например, A = 1, B = 0, C = 0, D = 1, число 1001 в двоичном коде. В десятичной коде это число соответствует 9, т.е. при данной комбинации входных переменных F9 = 1. Дешифраторы широко используются в качестве преобразователей двоичного кода в десятичный, а также во многих других устройствах.

Функционирование дешифратора описывается системой логических уравнений составленных на основе таблицы истинности.

Одноступенчатый дешифратор(линейный) - наиболее быстродействующий, но его реализация при значительной разрядности входного слова затруднена, поскольку требует применения логических элементов с большим числом входов (равным n+1 для вариантов со стробированием по выходу) и сопровождается большой нагрузкой на источники входных сигналов. Обычно одноступенчатыми выполняются дешифраторы на небольшое число входов, определяемое возможностями элементов применяемой серии микросхем (см. рисунок).

исунок - Схема дешифратора на 3 входа и 8 выходов

В приведенном примере на рисунке дешифратор имеет 3 входа, следовательно максимальное количество выходов будет равно 2^3=8.

Построение дешифратора на основе простых элементов, с помощью таблицы истинности (см. таблицу) и составленных соответственно логических уравнений.

Шифратор (кодер) преобразует сигнал на одном из входов в n-разрядное двоичное число. Функциональная схема шифратора, преобразующего десятичные цифры в 4-разрядное двоичное число, приведена на рисунке а, а его условное обозначение – на рисунке б. При появлении сигнала логической единицы на одном из десяти входов на четырех выходах шифратора будет присутствовать соответствующее двоичное число. Пусть сигнал логической единицы подан на вход 7. Тогда на выходах логических элементов DD1.1, DD1.2, DD1.3 будут сигналы логических единиц, а на выходе элемента DD1.4 – сигнал логического нуля. Таким образом, на выходах 8, 4, 2, 1 шифратора мы получим двоичное число 0111.

Некоторые из шифраторов снабжаются входом стробирования. Наличие входа стробирования позволяет выделять сигнал в определенный момент времени.

Дешифратор (декодер) преобразует код, поступающий на его входы, в сигнал только на одном из его выходов. Дешифратор n-разряд-ного двоичного числа имеет 2n выходов. Функциональная схема дешифратора на 16 выходов приведена на рисунке а. По такой функциональной схеме построена микросхема К155ИД3. Условное обозначение этой микросхемы на принципиальных схемах приведено на рисунке б. Для преобразования сигнала необходимо на входы V1 и V2 микросхемы подать сигналы логических нулей.

Пусть на входе дешифратора присутствует двоичное число 1111. В этом случае на всех пяти входах элемента DD1.15 будут сигналы логических единиц, а на выходе этого элемента будет логический нуль. На выходах всех остальных 15 элементов будут сигналы логических единиц. Если хотя бы на одном из входов V логическая единица, то единицы будут на всех 16 выходах.

10

studfiles.net

Проектирование дешифраторов и шифраторов

Справочное руководство по Electronics Workbench

3.2.1 Проектирование дешифраторов и шифраторов

Раздел: Цифровая схемотехника

Теоретическое введение:

Дешифраторы и шифраторы по существу принадлежат к числу преобразователей кодов. С принятием шифрации связано представление о сжатии данных, с понятием деширации-обратное преобразование.

Комбинационная схема, преобразующая поступающий на входы код в сигнал только на одном из ее выходов, называется дешифратором.

В условных обозначениях дешифраторов и шифраторов используются буквы DC и CD (от слов decoder и coder соответственно).

Если количество двоичных разрядов дешифруемого кода обозначить через n то число выходов дешифратора должно быть 2^n.Так как с помощью n-разрядного двоичного кода можно отобразить 2^n кодовых комбинаций, число выходов полного дешифратора равна 2^n. Таким образом, дешифратор содержит число выходов, равное числу комбинаций входных переменных, например, число входов равно 3, то число выходов равно 23=8.

Если часть входных наборов не используется, то дешифратор называют неполным и у него Nвых<2^n. В ЭВМ с помощью дешифраторов осуществляется выборка необходимых ячеек запоминающих устройств, расшифровка кодов операций с выдачей соответствующих управляющих сигналов и т.д.

Если входные переменные представить как двоичную систему запись чисел, то логическая единица формируется в том выходе, номер которого соответствует десятичной записи того же числа. Например, A = 1, B = 0, C = 0, D = 1, число 1001 в двоичном коде. В десятичной коде это число соответствует 9, т.е. при данной комбинации входных переменных F9 = 1. Дешифраторы широко используются в качестве преобразователей двоичного кода в десятичный, а также во многих других устройствах.

Функционирование дешифратора описывается системой логических уравнений составленных на основе таблицы истинности.

Одноступенчатый дешифратор(линейный) - наиболее быстродействующий, но его реализация при значительной разрядности входного слова затруднена, поскольку требует применения логических элементов с большим числом входов (равным n+1 для вариантов со стробированием по выходу) и сопровождается большой нагрузкой на источники входных сигналов. Обычно одноступенчатыми выполняются дешифраторы на небольшое число входов, определяемое возможностями элементов применяемой серии микросхем (см. рисунок 3.2.1.1).

 

Рисунок 3.2.1.1 - Схема дешифратора на 3 входа и 8 выходов

В приведенном примере на рисунке 3.2.1.1 дешифратор имеет 3 входа, следовательно максимальное количество выходов будет равно 2^3=8.

Построение дешифратора на основе простых элементов, с помощью таблицы истинности  (см. таблицу 3.2.1.1) и составленных соответственно логических уравнений.

A

B

C

Y1

Y2

Y3

Y4

Y5

Y6

Y7

Y8

1

0

0

0

1

0

0

0

0

0

0

0

2

0

0

1

0

1

0

0

0

0

0

0

3

0

1

0

0

0

1

0

0

0

0

0

4

0

1

1

0

0

0

1

0

0

0

0

5

1

0

0

0

0

0

0

1

0

0

0

6

1

0

1

0

0

0

0

0

1

0

0

7

1

1

0

0

0

0

0

0

0

1

0

8

1

1

1

0

0

0

0

0

0

0

1

Таблица 3.2.1.1 - Таблица истинностей

Уравнения для построения:

  1. Y1=A^ B^ C^;
  2. Y5=A B^ C^;
  3. Y2=A^ B^ C ;
  4. Y6=A B^ C;
  5. Y3=A^ B C^;
  6. Y7=A B C^;
  7. Y4=A^ B C;
  8. Y8=A B C ;

На рисунке 3.2.1.1 приведена временная диаграмма работы дешифратора.

 

Рисунок 3.2.1.2 - Диаграмма работы дешифратора на 3 входа и 8 выходов

Появление малоразрядных дешифраторов (пирамидальный и матричный) в виде СИС поставило вопрос о применении их как средств построения дешифраторов большей разрядности, что дает существенную экономию аппаратурных затрат.

Любой нужный дешифратор может быть построен по пирамидальной структуре. При входное слово делится на поля, разрядность которых соответствует числу входов имеющихся СИС дешифраторов, а затем из СИС строится пирамидальная структура, составляющая совокупность линейных дешифраторов.

Матричные дешифраторы формируются на основе простых линейных дешифраторов меньшей размерности, т.е. строятся в виде матрицы.

Шифраторы. Двоичные шифраторы преобразуют код “1из N” в двоичный код, т.е. выполняют микрооперацию, обратную микрооперации дешифраторов. При возбуждении одной из входных цепей шифратора на его выходах формируется слово, отображающее номер возбужденной цепи.

Полный двоичный шифратор имеет 2^n входов и n выходов. Одно из основных применений шифратора - ввод данных с клавиатуры, при котором нажатие клавиши с десятичной цифрой должно приводить к передаче в устройство двоичного кода данной цифры. Пример построения шифратора показан на рисунке 3.2.1.3, а на рисунке 3.2.1.4 приведена временная диаграмма работы шифратора.

Рисунок 3.2.1.3 - Схема шифратора

 

Рисунок 3.2.1.4 - Диаграмма работы шифратора

Задание:

  1. Используя пакет Electronics Workbench спроектировать схемы на основе простейших элементов, используя для составления схемы таблицу истинности и проанализировать работы:-  Дешифратора;-  Шифратора; 
  2. Составить отчет о выполнении лабораторной работы в MS Word В отчет включить:-  Схемы дешифратора и шифратора;-  Временные диаграммы работы дешифратора и шифратора;
  3. Задания выполняются соответственно по вариантам:

    1. Спроектировать линейный дешифратор на 4 входа и шифратор;
    2. Спроектировать пирамидальный дешифратор на 4 входа и шифратор;
    3. Спроектировать матричный дешифратор на 4 входа и шифратор.

     

    Вернуться к содержанию Hosted by uCoz

    elanina.narod.ru


    Смотрите также